Algoritmos e arquiteturas de hardware para a compressão de quadros de referência em codificadores de vídeo digitais - Silveira, Dieison Soares (2015)
Os sistemas de codificação de vídeo atuais vêm exigindo uma largura de banda com a memória cada vez maior para codificar um único quadro do vídeo. Isso acontece principalmente devido ao grande aumento nas resoluções dos vídeos digitais, bem como às novas ferramentas de codificação utilizadas pelos codificadores. Entre os principais módulos dos codificadores de vídeo atuais, o módulo que mais acessa a memória é a Estimação de Movimento (ME). A ME exige uma grande largura de banda de memória, a qual é utilizada para ler e escrever os quadros de referência na memória. Esse processo acaba gerando um elevado consumo de energia, uma vez que os acessos à memória externa são as operações que exigem mais potência nos sistemas digitais atuais. Esse problema torna-se mais evidente quando dispositivos alimentados por bateria são considerados. Nesse sentido, este trabalho propõe soluções algorítmicas e arquiteturais para a compressão de quadros de referência antes de serem enviados à memória, desta forma, reduzindo os acessos à memória e a largura de banda de memória necessária durante o processo de ME. Neste trabalho foram desenvolvidas três soluções: o DRFC (Differential Reference Frame Coder), o DRFVLC (Differential Reference Frame Variable-Length Coder) e o DDRFVLC (Double Differential Reference Frame Variable-Length Coder). Todas essas soluções apresentam o mesmo fluxo de funcionamento, aplicando uma codificação diferencial sobre as amostras originais, seguida de codificação de entropia. A principal diferença entre elas está na quantidade de codificações diferenciais utilizadas e na abordagem utilizada para a codificação de entropia. As soluções desenvolvidas atingem altas taxas de compressão e consequentemente, de redução de largura de banda de memória. Essas soluções atingem uma taxa de compressão de 50% a 70%, sendo essa a maior taxa de compressão entre todos trabalhos estado da arte encontrados na literatura. Arquiteturas de hardware para os três algoritmos, incluindo os módulos codificador e decodificador, também foram desenvolvidas. As arquiteturas foram descritas em VHDL e sintetizadas para ASIC em standard cells. A síntese foi gerada para duas tecnologias, 180nm e 65nm, e para duas frequências de operação, 62,5MHz e 250MHz. Os resultados de síntese das arquiteturas mostraram que o DDRFVLC é a solução mais eficiente, dissipando uma potência de 1,13mW na codificação de vídeos HD 1080p e 3,25mW para vídeos UHD 4K. Este overhead é insignificante, uma vez que essa solução atinge uma redução de consumo de energia de 90,36mJ (65,14%) a partir da redução dos acessos à memória externa.