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Maximizing cache hits ratio through planned cache eviction policy selection

Detalhes bibliográficos
Ano de defesa: 2024
Autor(a) principal: García, Sergio Arribas
Orientador(a): Gracioli, Giovani
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: eng
Instituição de defesa: Não Informado pela instituição
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Link de acesso: https://repositorio.ufsc.br/handle/123456789/259971
Resumo: Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico de Joinville, Programa de Pós Graduação em Engenharia de Sistemas Eletrônicos, Joinville, 2024.
id UFSC_c6f793e7d6fa5ac0ea6e3afe8428ce74
oai_identifier_str oai:repositorio.ufsc.br:123456789/259971
network_acronym_str UFSC
network_name_str Repositório Institucional da UFSC
repository_id_str
spelling Universidade Federal de Santa CatarinaGarcía, Sergio ArribasGracioli, Giovani2024-09-24T23:27:22Z2024-09-24T23:27:22Z2024387802https://repositorio.ufsc.br/handle/123456789/259971Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico de Joinville, Programa de Pós Graduação em Engenharia de Sistemas Eletrônicos, Joinville, 2024.Os processadores modernos estão continuamente avançando, criando uma diferença de desempenho cada vez maior em relação às memórias disponíveis no mercado atual. As memórias cache desempenham um papel fundamental na redução dessa diferença, mitigando a latência de acesso à memória. No entanto, a eficácia dessas caches, que possuem tamanho limitado, depende fortemente da política de substituição de cache, impactando diretamente a taxa de hits na cache. As CPUs atuais empregam uma política de substituição fixa determinada no momento do projeto, que pode não ser a ideal durante toda a execução do programa, levando a um desempenho subótimo e à redução da escalabilidade do sistema. Para abordar essa limitação, este trabalho apresenta uma estrutura destinada a aumentar as taxas de hits, selecionando e alternando dinamicamente as políticas de substituição de cache em tempo de execução. Além disso, a estrutura inclui uma descrição abrangente de uma ferramenta de código aberto para profiling, juntamente com quatro abordagens baseadas no reconhecimento de padrões de acesso à memória, que são avaliadas. Os testes realizados com a estrutura demonstram possíveis melhorias na taxa de misses de cache de até 60\% em comparação com a utilização da política de substituição LRU. Esses resultados impulsionaram melhorias adicionais na estrutura, incluindo a incorporação de políticas de substituição mais sofisticadas e a implementação de abordagens adicionais para alcançar resultados superiores.Abstract: Modern processors are continually advancing, creating a widening performance gap relative to current market-available memories. Cache memories play a pivotal role in bridging this gap by mitigating memory access latency. However, the effectiveness of these size-constrained caches heavily relies on the cache eviction policy, directly im- pacting the hit rate. Current CPUs employ a fixed replacement policy determined at design time, which may not be optimal throughout program execution, leading to sub- optimal performance and reduced system schedulability. To address this limitation, this work introduces a framework aimed at enhancing hit ratios by dynamically selecting and switching cache eviction policies at runtime. Additionally, the framework includes a com- prehensive description of an open-source tool for profiling, along with four approaches based on memory access pattern recognition, which are evaluated. Benchmarks con- ducted with the framework demonstrate potential cache miss rate improvements of up to 60% compared to using the LRU replacement policy. These findings have spurred fur- ther enhancements to the framework, including the incorporation of more sophisticated eviction policies and the implementation of additional approaches to achieve superior results.128 p.| il., gráfs.engEletrônicaMemória cacheSistemas de computaçãoMaximizing cache hits ratio through planned cache eviction policy selectioninfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccessORIGINALPESE0024-D.pdfPESE0024-D.pdfapplication/pdf1275045https://repositorio.ufsc.br/bitstream/123456789/259971/-1/PESE0024-D.pdf9f334e7988fb581b979cb45cd0d2e1baMD5-1123456789/2599712024-09-24 20:27:22.807oai:repositorio.ufsc.br:123456789/259971Repositório InstitucionalPUBhttp://150.162.242.35/oai/requestsandra.sobrera@ufsc.bropendoar:23732024-09-24T23:27:22Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
dc.title.none.fl_str_mv Maximizing cache hits ratio through planned cache eviction policy selection
title Maximizing cache hits ratio through planned cache eviction policy selection
spellingShingle Maximizing cache hits ratio through planned cache eviction policy selection
García, Sergio Arribas
Eletrônica
Memória cache
Sistemas de computação
title_short Maximizing cache hits ratio through planned cache eviction policy selection
title_full Maximizing cache hits ratio through planned cache eviction policy selection
title_fullStr Maximizing cache hits ratio through planned cache eviction policy selection
title_full_unstemmed Maximizing cache hits ratio through planned cache eviction policy selection
title_sort Maximizing cache hits ratio through planned cache eviction policy selection
author García, Sergio Arribas
author_facet García, Sergio Arribas
author_role author
dc.contributor.none.fl_str_mv Universidade Federal de Santa Catarina
dc.contributor.author.fl_str_mv García, Sergio Arribas
dc.contributor.advisor1.fl_str_mv Gracioli, Giovani
contributor_str_mv Gracioli, Giovani
dc.subject.classification.none.fl_str_mv Eletrônica
Memória cache
Sistemas de computação
topic Eletrônica
Memória cache
Sistemas de computação
description Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico de Joinville, Programa de Pós Graduação em Engenharia de Sistemas Eletrônicos, Joinville, 2024.
publishDate 2024
dc.date.accessioned.fl_str_mv 2024-09-24T23:27:22Z
dc.date.available.fl_str_mv 2024-09-24T23:27:22Z
dc.date.issued.fl_str_mv 2024
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv https://repositorio.ufsc.br/handle/123456789/259971
dc.identifier.other.none.fl_str_mv 387802
identifier_str_mv 387802
url https://repositorio.ufsc.br/handle/123456789/259971
dc.language.iso.fl_str_mv eng
language eng
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv 128 p.| il., gráfs.
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFSC
instname:Universidade Federal de Santa Catarina (UFSC)
instacron:UFSC
instname_str Universidade Federal de Santa Catarina (UFSC)
instacron_str UFSC
institution UFSC
reponame_str Repositório Institucional da UFSC
collection Repositório Institucional da UFSC
bitstream.url.fl_str_mv https://repositorio.ufsc.br/bitstream/123456789/259971/-1/PESE0024-D.pdf
bitstream.checksum.fl_str_mv 9f334e7988fb581b979cb45cd0d2e1ba
bitstream.checksumAlgorithm.fl_str_mv MD5
repository.name.fl_str_mv Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)
repository.mail.fl_str_mv sandra.sobrera@ufsc.br
_version_ 1851758864369713152

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