Avaliação de um método iterativo na etapa de mapeamento tecnológico

• Ano de defesa: 2015
• Autor(a) principal: Domingues Júnior, Julio Saraçol
• Orientador(a): Marques, Felipe de Souza
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pelotas
• Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
• Departamento: Centro de Desenvolvimento Tecnológico
• País: Brasil
• Palavras-chave em Português: Computação; Síntese lógica; Mapeamento tecnológico; Simulated annealing; Logic synthesis; Technology mapping
• Área do conhecimento CNPq: CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://guaiaca.ufpel.edu.br/handle/prefix/6687

A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos.