Core LDPC para o padrão DVB-S2 - Digital Video Broadcasting - Satellite Generation 2

• Ano de defesa: 2016
• Autor(a) principal: Mengarda, Augusto Calcanhotto
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Pontifícia Universidade Católica do Rio Grande do Sul; Faculdade de Engenharia; Brasil; PUCRS; Programa de Pós-Graduação em Engenharia Elétrica
• Palavras-chave em Português: CODIFICAÇÃO; TELECOMUNICAÇÕES; ENGENHARIA ELÉTRICA; ENGENHARIAS
• Link de acesso: http://tede2.pucrs.br/tede2/handle/tede/7061

O padrão Digital Video Broadcasting – Satellite Generation 2 (DVB-S2) é amplamente utilizado em comunicações via satélite, para operações nas áreas de defesa e de comunicação civil. Devido à distância entre transmissor e receptor, enlaces de comunicação via satélite operam com baixa relação sinal-ruído. Técnicas de Forward Error Correction (FEC) são de particular importância no desempenho de sistemas DVB-S2, garantindo a performance desejada. Esta dissertação de mestrado apresenta o desenvolvimento de um core, em lógica programável, de um codec LDPC (Low-Density Parity-Check) compatível com o padrão DVB-S2. O core opera com os dois tamanhos de frames e as vinte e uma taxas de codificação previstas no padrão. A dissertação aborda os principais desafios de implementação do codec em hardware e como os mesmos são enfrentados. Três versões da arquitetura proposta são implementadas e avaliadas, utilizando diferentes representações numéricas das variáveis do sistema, em ponto fixo. Os resultados de simulação do core VHDL são balizados através de simulações em linguagem de programação C, utilizando ponto flutuante. Os resultados obtidos demonstram que o core proposto apresenta desempenho equivalente ou superior aos relatados em literatura quando utilizada a menor representação numérica implementada. No entanto, quando avaliada a arquitetura de maior representação numérica, os resultados do core proposto nesta dissertação são significantemente superiores aos apresentados em literatura, e próximos aos resultados obtidos nas simulações em C, utilizando representação de 64 bits em ponto flutuante. Além das avaliações de desempenho, são apresentados os recursos de hardware utilizados para cada uma das três implementações propostas, sendo realizada a análise quanto a desempenho versus ocupação de recursos FPGA (Field-Programmable Gate Array).