Projeto e avaliação de portas lógicas complexas sem restrições topológicas

• Ano de defesa: 2017
• Autor(a) principal: Cardoso, Maicon Schneider
• Orientador(a): Marques, Felipe de Souza
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pelotas
• Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
• Departamento: Centro de Desenvolvimento Tecnológico
• País: Brasil
• Palavras-chave em Português: Portas lógicas complexas; Redes de transistores; Geração automática de leiaute; Libra; Kernel Finder; ASTRAN; Complex logic gates; Transistor networks; Automatic layout generation
• Área do conhecimento CNPq: CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://guaiaca.ufpel.edu.br/handle/prefix/4354

O projeto digital realizado através de portas lógicas complexas vem se demonstrando uma ferramenta eficaz na síntese de circuitos otimizados quando comparado com a tradicional metodologia standard cell. Isso ocorre pois a solução não fica limitada a um conjunto pré-determinado de células, possibilitando, assim, a minimização em área, potência e atraso. Neste contexto, uma das principais etapas do projeto de portas lógicas complexas é a de geração lógica, estágio responsável por prover a rede de transistores especializada que implementa a função Booleana. Com esse propósito, recentemente metodologias baseadas em grafos vêm apresentando resultados expressivos relativos à redução do número de componentes no arranjo lógico em comparação com os métodos tradicionais baseados em fatoração Booleana. No entanto, ainda que os dados inicialmente apontem para uma otimização do circuito digital composto por tais redes (já que há menos transistores por porta, em média), faz-se necessário uma maior investigação quanto aos impactos que estruturas não-planares e não-duais – as quais compõem boa parte das soluções obtidas por métodos baseados em grafos – ocasionam nos algoritmos e ferramentas automáticas de geração de células e no leiaute em si. Neste trabalho é apresentada a metodologia Libra, uma proposta para o projeto de portas lógicas complexas baseada nos métodos estado da arte de geração de redes de transistores – Kernel Finder – e de síntese automática de circuitos – ASTRAN. Para a avaliação das soluções desenvolvidas foram realizadas uma série de comparações relativas a metodologia de minimização lógica estado da arte através de fatoração Booleana – Composição Funcional –, a qual atua sob o paradigma amplamente empregado na indústria. Os resultados apontaram para uma expressiva redução em área e atraso para células com caminhos críticos pequenos. Para células com maiores caminhos críticos, os resultados obtidos indicaram uma melhora no atraso e piora relacionada ao consumo de potência. Os experimentos não apenas proporcionaram uma verificação quantitativa relativa às soluções produzidas através da metodologia proposta, mas, também, permitiram a identificação de diversos pontos que podem ser melhorados tanto na metodologia proposta quanto na própria ferramenta ASTRAN, motor para a geração de leiautes.