Reliability enhanced microprocessor architecture for the on-board computer of future satellites

Detalhes bibliográficos
Ano de defesa: 2018
Autor(a) principal: Villa, Paulo Ricardo Cechelero
Orientador(a): Bezerra, Eduardo Augusto
Banca de defesa: Não Informado pela instituição
Tipo de documento: Tese
Tipo de acesso: Acesso aberto
Idioma: eng
Instituição de defesa: Não Informado pela instituição
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Link de acesso: https://repositorio.ufsc.br/handle/123456789/194234
Resumo: Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
id UFSC_3e713e7bed1feb84e2cc1153a49ea50f
oai_identifier_str oai:repositorio.ufsc.br:123456789/194234
network_acronym_str UFSC
network_name_str Repositório Institucional da UFSC
repository_id_str
spelling Universidade Federal de Santa CatarinaVilla, Paulo Ricardo CecheleroBezerra, Eduardo AugustoVargas, Fabian Luis2019-03-28T15:19:01Z2019-03-28T15:19:01Z2018355759https://repositorio.ufsc.br/handle/123456789/194234Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.Processadores soft-core embarcados são a solução usual para lidar com interconexão de comunicação e dados dentro de FPGAs. Tarefas altamente paralelas implementadas em blocos de IP podem ser facilmente integradas com processadores durante o fluxo de desenvolvimento de FPGAs. No entanto, ao desenvolver aplicações espaciais, o projetista deve considerar os efeitos da radiação ionizante, principalmente sob a forma de SEUs. Os SEUs podem afetar os elementos de memória da aplicação, no qual o processador soft-core depende para funcionar corretamente. A maioria das técnicas de mitigação de SEUs em FPGAs são baseadas em redundância espacial de hardware. Notavelmente, a TMR é a mais comum. Quando implementado corretamente, o TMR pode mascarar erros únicos e detectar erros duplos. Em contrapartida, uma abordagem de tolerância a falhas muitas vezes negligenciada é usar redundância temporal. No caso de SEUs, ao reescrever um valor incorreto dentro de um registrador do processador pode restaurar o correto funcionamento do sistema. Este processo é feito ao custo do tempo de processamento em vez de replicação de hardware. Esta tese apresenta uma técnica de tolerância a falhas, baseada no conceito de redundância temporal, com pontos de inspeção e recuperação para processadores soft-core. A arquitetura modificada proposta é voltada para sistemas embarcados para aplicações espaciais, com base em FPGAs. Nossos resultados experimentais mostram que a técnica CR é uma alternativa válida para TMR e até DMR, especialmente quando se considera a área de lógica limitada e o requisito de energia presente em um satélite. Os resultados têm níveis de confiabilidade comparáveis às técnicas mais convencionais de tolerância a falhas. Além disso, nossa abordagem não requer modificações no código-fonte ou compilador do software.Abstract : Embedded soft-core processors are the usual solution to deal with network and data communications inside FPGA. High-parallel tasks implemented in IP-blocks can be easily integrated with processors during the FPGA development flow. However, when developing space-based applications, the designer must consider the effects of ionizing radiation, mainly in the form of SEU. SEU can affect user flip-flops and memory where the soft-core processor relies on to function properly. The majority of techniques for mitigation of SEU on FPGA are based on hardware spatial-redundancy. Notably, TMR is the most common. When implemented correctly, TMR can mask single-errors and detected-double errors. In contrast, an often neglected fault-tolerance approach is to use time-redundancy. In the case of SEU, when rewriting an erroneous value inside a processor register can restore the system correctness. This process is done at the cost of processing time instead of hardware replication. This thesis presents a fault-tolerance technique, based on the concept of temporal redundancy, with checkpoints and recovery for soft-core processors. The proposed modified architecture is aimed at embedded systems for spatial applications, based on FPGA. Our experimental results show that the CR technique is a valid alternative to TMR and even DMR, especially when considering limited logic area and power budget present on a satellite. The results have comparable levels of reliability to the more conventional fault-tolerance techniques. Additionally, our approach does not require modifications to the software source code or compiler.118 p.| il., gráfs.engEngenharia elétricaTolerância a falha (Engenharia)Reliability enhanced microprocessor architecture for the on-board computer of future satellitesinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesisreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccessORIGINALPEEL1801-T.pdfPEEL1801-T.pdfapplication/pdf4184696https://repositorio.ufsc.br/bitstream/123456789/194234/1/PEEL1801-T.pdfbed68d40b14bc1d99122a6648f3c5649MD51123456789/1942342019-03-28 12:19:02.129oai:repositorio.ufsc.br:123456789/194234Repositório InstitucionalPUBhttp://150.162.242.35/oai/requestsandra.sobrera@ufsc.bropendoar:23732019-03-28T15:19:02Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
dc.title.none.fl_str_mv Reliability enhanced microprocessor architecture for the on-board computer of future satellites
title Reliability enhanced microprocessor architecture for the on-board computer of future satellites
spellingShingle Reliability enhanced microprocessor architecture for the on-board computer of future satellites
Villa, Paulo Ricardo Cechelero
Engenharia elétrica
Tolerância a falha (Engenharia)
title_short Reliability enhanced microprocessor architecture for the on-board computer of future satellites
title_full Reliability enhanced microprocessor architecture for the on-board computer of future satellites
title_fullStr Reliability enhanced microprocessor architecture for the on-board computer of future satellites
title_full_unstemmed Reliability enhanced microprocessor architecture for the on-board computer of future satellites
title_sort Reliability enhanced microprocessor architecture for the on-board computer of future satellites
author Villa, Paulo Ricardo Cechelero
author_facet Villa, Paulo Ricardo Cechelero
author_role author
dc.contributor.none.fl_str_mv Universidade Federal de Santa Catarina
dc.contributor.author.fl_str_mv Villa, Paulo Ricardo Cechelero
dc.contributor.advisor1.fl_str_mv Bezerra, Eduardo Augusto
dc.contributor.advisor-co1.fl_str_mv Vargas, Fabian Luis
contributor_str_mv Bezerra, Eduardo Augusto
Vargas, Fabian Luis
dc.subject.classification.none.fl_str_mv Engenharia elétrica
Tolerância a falha (Engenharia)
topic Engenharia elétrica
Tolerância a falha (Engenharia)
description Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
publishDate 2018
dc.date.issued.fl_str_mv 2018
dc.date.accessioned.fl_str_mv 2019-03-28T15:19:01Z
dc.date.available.fl_str_mv 2019-03-28T15:19:01Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/doctoralThesis
format doctoralThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv https://repositorio.ufsc.br/handle/123456789/194234
dc.identifier.other.none.fl_str_mv 355759
identifier_str_mv 355759
url https://repositorio.ufsc.br/handle/123456789/194234
dc.language.iso.fl_str_mv eng
language eng
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv 118 p.| il., gráfs.
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFSC
instname:Universidade Federal de Santa Catarina (UFSC)
instacron:UFSC
instname_str Universidade Federal de Santa Catarina (UFSC)
instacron_str UFSC
institution UFSC
reponame_str Repositório Institucional da UFSC
collection Repositório Institucional da UFSC
bitstream.url.fl_str_mv https://repositorio.ufsc.br/bitstream/123456789/194234/1/PEEL1801-T.pdf
bitstream.checksum.fl_str_mv bed68d40b14bc1d99122a6648f3c5649
bitstream.checksumAlgorithm.fl_str_mv MD5
repository.name.fl_str_mv Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)
repository.mail.fl_str_mv sandra.sobrera@ufsc.br
_version_ 1851758845861298176

Registros relacionados