Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm

Detalhes bibliográficos
Ano de defesa: 2018
Autor(a) principal: Silva, Rafael Sanchotene
Orientador(a): Galup-Montoro, Carlos
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Não Informado pela instituição
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Link de acesso: https://repositorio.ufsc.br/handle/123456789/191056
Resumo: Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
id UFSC_fca6f608da383edac5a74f9dee7a426b
oai_identifier_str oai:repositorio.ufsc.br:123456789/191056
network_acronym_str UFSC
network_name_str Repositório Institucional da UFSC
repository_id_str
spelling Universidade Federal de Santa CatarinaSilva, Rafael SanchoteneGalup-Montoro, Carlos2018-11-03T04:05:26Z2018-11-03T04:05:26Z2018354691https://repositorio.ufsc.br/handle/123456789/191056Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.O presente trabalho de dissertação apresenta um chip teste projetado e validado em tecnologia CMOS 130nm. O circuito foi construído através de uma matriz de transistores MOS LVT (Low Voltage Threshold) conectados em associações série/paralelo, com um total de 226 transistores. Para otimizar o número limitado de pinos e possibilitar diversas funcionalidades na extração de parâmetros, foi necessário o compartilhamento de terminais de substrato, fonte e dreno entre transistores. Através das associações série foi possível analisar o impacto do comprimento do canal nas características do dispositivo além de peculiaridades da tecnologia utilizada. A validação do circuito proposto se deu por meio de simulações em ambiente Cadence Virtuoso® e experimentalmente através das amostras fabricadas. Para a extração dos parâmetros foram utilizadas as metodologias gm/ID e 3IS permitindo o funcionamento do transistor na região linear e de saturação, respectivamente. As dispersões das características extraídas foram comparadas às simulações de Monte Carlo, assim como os modelos ACM e BSIM4 que foram comparados em relação aos dados experimentais. O circuito proposto também foi utilizado na avaliação do descasamento (mismatch) da tensão de limiar (VT0) entre transistores similares. Com isso, permite-se concluir que o circuito proposto não somente tem a finalidade de testes e verificações, mas também é uma importante ferramenta de análise tanto para uso no meio acadêmico/científico, auxiliando aos estudantes e novos projetistas na área de circuitos integrados, como também para o meio industrial permitindo a verificação de inconsistências relacionadas aos modelos BSIM.Abstract : The present text presents a test chip designed and validated in 130nm CMOS technology. The circuit was built as an array of LVT (Low Threshold Voltage) MOS transistors, associated in series/parallel, constituting a total of 226 transistors. In order to optimize the limited number of pins and to enable various parameters extraction, it was necessary to share some common connections for substrate, source and drain terminals. Through the series associations it was possible to analyze the impact of the increase of channel length on the characteristics of the device. The validation of the proposed circuit was done through simulations in the Cadence Virtuoso® environment and experimentally through the measurements of the manufactured samples. For the extraction of the parameters the methodologies gm/ID and 3IS were used allowing the operation of the transistor in the linear and saturation regions, respectively. The dispersions in the extracted parameters were compared to the Monte Carlo simulations carried out in the electric simulator. Thus, the ACM and BSIM4 models were compared with the obtained results. The proposed circuit also allowed an evaluation of the threshold voltage (VT0) mismatch between similar transistors. We conclude that the proposed circuit is useful not only for tests and verifications, but also as an analysis tool for use in the academic/scientific environment, helping students and new designers in the area of integrated circuits, as well as for the industrial environment allowing the verification of inconsistencies of BSIM models.111 p.| il., gráfs., tabs.porEngenharia elétricaSemicondutores complementares de óxido metálicoCircuitos integradosProjeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nminfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccessORIGINALPEEL1796-D.pdfPEEL1796-D.pdfapplication/pdf7809948https://repositorio.ufsc.br/bitstream/123456789/191056/-1/PEEL1796-D.pdf6e93a7bf008055ef9a8f8297d0753b44MD5-1123456789/1910562018-11-03 01:05:26.331oai:repositorio.ufsc.br:123456789/191056Repositório InstitucionalPUBhttp://150.162.242.35/oai/requestsandra.sobrera@ufsc.bropendoar:23732018-11-03T04:05:26Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
dc.title.none.fl_str_mv Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
title Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
spellingShingle Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
Silva, Rafael Sanchotene
Engenharia elétrica
Semicondutores complementares de óxido metálico
Circuitos integrados
title_short Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
title_full Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
title_fullStr Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
title_full_unstemmed Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
title_sort Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm
author Silva, Rafael Sanchotene
author_facet Silva, Rafael Sanchotene
author_role author
dc.contributor.none.fl_str_mv Universidade Federal de Santa Catarina
dc.contributor.author.fl_str_mv Silva, Rafael Sanchotene
dc.contributor.advisor1.fl_str_mv Galup-Montoro, Carlos
contributor_str_mv Galup-Montoro, Carlos
dc.subject.classification.none.fl_str_mv Engenharia elétrica
Semicondutores complementares de óxido metálico
Circuitos integrados
topic Engenharia elétrica
Semicondutores complementares de óxido metálico
Circuitos integrados
description Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
publishDate 2018
dc.date.accessioned.fl_str_mv 2018-11-03T04:05:26Z
dc.date.available.fl_str_mv 2018-11-03T04:05:26Z
dc.date.issued.fl_str_mv 2018
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv https://repositorio.ufsc.br/handle/123456789/191056
dc.identifier.other.none.fl_str_mv 354691
identifier_str_mv 354691
url https://repositorio.ufsc.br/handle/123456789/191056
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv 111 p.| il., gráfs., tabs.
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFSC
instname:Universidade Federal de Santa Catarina (UFSC)
instacron:UFSC
instname_str Universidade Federal de Santa Catarina (UFSC)
instacron_str UFSC
institution UFSC
reponame_str Repositório Institucional da UFSC
collection Repositório Institucional da UFSC
bitstream.url.fl_str_mv https://repositorio.ufsc.br/bitstream/123456789/191056/-1/PEEL1796-D.pdf
bitstream.checksum.fl_str_mv 6e93a7bf008055ef9a8f8297d0753b44
bitstream.checksumAlgorithm.fl_str_mv MD5
repository.name.fl_str_mv Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)
repository.mail.fl_str_mv sandra.sobrera@ufsc.br
_version_ 1851759063145119744

Registros relacionados