Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído

Detalhes bibliográficos
Ano de defesa: 2016
Autor(a) principal: Campos, Néliton Antônio
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Viçosa
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Microprocessadores
Processamento paralelo (Computação)
Banco de registradores
Memória de instruções
Ciência da Computação
Link de acesso: http://www.locus.ufv.br/handle/123456789/8527
Resumo: A demanda por desempenho computacional é crescente, visto que a variedade das aplicações exige soluções com arquiteturas heterogêneas. A necessidade de conciliar alto desempenho com eficiência energética desafia os desenvolvedores, pelos quais a alternativa mais utilizada é o paralelismo. O presente trabalho é baseado nas CGRAs (Coarse-Grained Reconfigurable Architectures) e nos processadores VLIW (Very Large Instruction Word), que são arquiteturas paralelas em nível de instrução. Muitos dos processadores VLIW atuais possuem uma janela fixa de instruções, que degrada a utilização da memória. Além disso, o banco de registradores dos processadores VLIW limita o tamanho máximo da janela, afetando a exploração do paralelismo. Este trabalho apresenta uma fusão entre a CGRA e o VLIW em um único processador com janela variável de instruções e registradores distribuídos. A janela variável aproveita os possíveis espaços vazios no final das linhas de memória, melhorando a ocupação; e os registradores e interconexões da CGRA substituem o banco de registradores centralizado de alto custo. O trabalho em questão comprova a viabilidade da proposta com dois estudos de caso. Os resultados das simulações desses exemplos no compilador VEX apresentam um ganho médio de 4,61× em ocupação de memória.
id UFV_159fa59eeafe44bfe75e78042977ceb1
oai_identifier_str oai:locus.ufv.br:123456789/8527
network_acronym_str UFV
network_name_str LOCUS Repositório Institucional da UFV
repository_id_str
spelling Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuídoA reconfigurable processor with dynamic instruction window and dis- tributed registers bankMicroprocessadoresProcessamento paralelo (Computação)Banco de registradoresMemória de instruçõesCiência da ComputaçãoA demanda por desempenho computacional é crescente, visto que a variedade das aplicações exige soluções com arquiteturas heterogêneas. A necessidade de conciliar alto desempenho com eficiência energética desafia os desenvolvedores, pelos quais a alternativa mais utilizada é o paralelismo. O presente trabalho é baseado nas CGRAs (Coarse-Grained Reconfigurable Architectures) e nos processadores VLIW (Very Large Instruction Word), que são arquiteturas paralelas em nível de instrução. Muitos dos processadores VLIW atuais possuem uma janela fixa de instruções, que degrada a utilização da memória. Além disso, o banco de registradores dos processadores VLIW limita o tamanho máximo da janela, afetando a exploração do paralelismo. Este trabalho apresenta uma fusão entre a CGRA e o VLIW em um único processador com janela variável de instruções e registradores distribuídos. A janela variável aproveita os possíveis espaços vazios no final das linhas de memória, melhorando a ocupação; e os registradores e interconexões da CGRA substituem o banco de registradores centralizado de alto custo. O trabalho em questão comprova a viabilidade da proposta com dois estudos de caso. Os resultados das simulações desses exemplos no compilador VEX apresentam um ganho médio de 4,61× em ocupação de memória.The demand for compute performance is increasing, as the variety of applications requires solutions with heterogeneous architectures. The need to combine high per- formance with energy efficiency challenges developers, in which the most widely used alternative is the parallelism. This work is based on CGRAs (Coarse-Grained Recon- figurable Architectures) and VLIW (Very Large Instruction Word) processors, which are instruction-level parallel architectures. Many of the current VLIW processors have a fixed instruction window, which degrades the memory usage. Additionally, the register file of the VLIW processor limits the maximum size of the window, affecting the parallelism exploitation. This work presents a fusion of the CGRA and the VLIW in a single processor with variable instruction window and distributed registers. The variable window takes advantage from the possible empty spaces at the end of memory lines, improving the occupation; the CGRA registers and interconnections replace the high cost and centralized registers bank. The present work proves the feasibility of the proposal with two case studies. Simulation results of these examples in the VEX compiler have an average gain of 4.61× in memory occupation.Universidade Federal de ViçosaFerreira, Ricardo dos Santoshttp://lattes.cnpq.br/3587058707096500Campos, Néliton Antônio2016-09-08T16:24:04Z2016-09-08T16:24:04Z2016-03-28info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfCAMPOS, Néliton Antônio. Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído. 2016. 91f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2016.http://www.locus.ufv.br/handle/123456789/8527porinfo:eu-repo/semantics/openAccessreponame:LOCUS Repositório Institucional da UFVinstname:Universidade Federal de Viçosa (UFV)instacron:UFV2016-09-09T10:06:25Zoai:locus.ufv.br:123456789/8527Repositório InstitucionalPUBhttps://www.locus.ufv.br/oai/requestfabiojreis@ufv.bropendoar:21452016-09-09T10:06:25LOCUS Repositório Institucional da UFV - Universidade Federal de Viçosa (UFV)false
dc.title.none.fl_str_mv Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
A reconfigurable processor with dynamic instruction window and dis- tributed registers bank
title Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
spellingShingle Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
Campos, Néliton Antônio
Microprocessadores
Processamento paralelo (Computação)
Banco de registradores
Memória de instruções
Ciência da Computação
title_short Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
title_full Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
title_fullStr Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
title_full_unstemmed Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
title_sort Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído
author Campos, Néliton Antônio
author_facet Campos, Néliton Antônio
author_role author
dc.contributor.none.fl_str_mv Ferreira, Ricardo dos Santos
http://lattes.cnpq.br/3587058707096500
dc.contributor.author.fl_str_mv Campos, Néliton Antônio
dc.subject.por.fl_str_mv Microprocessadores
Processamento paralelo (Computação)
Banco de registradores
Memória de instruções
Ciência da Computação
topic Microprocessadores
Processamento paralelo (Computação)
Banco de registradores
Memória de instruções
Ciência da Computação
description A demanda por desempenho computacional é crescente, visto que a variedade das aplicações exige soluções com arquiteturas heterogêneas. A necessidade de conciliar alto desempenho com eficiência energética desafia os desenvolvedores, pelos quais a alternativa mais utilizada é o paralelismo. O presente trabalho é baseado nas CGRAs (Coarse-Grained Reconfigurable Architectures) e nos processadores VLIW (Very Large Instruction Word), que são arquiteturas paralelas em nível de instrução. Muitos dos processadores VLIW atuais possuem uma janela fixa de instruções, que degrada a utilização da memória. Além disso, o banco de registradores dos processadores VLIW limita o tamanho máximo da janela, afetando a exploração do paralelismo. Este trabalho apresenta uma fusão entre a CGRA e o VLIW em um único processador com janela variável de instruções e registradores distribuídos. A janela variável aproveita os possíveis espaços vazios no final das linhas de memória, melhorando a ocupação; e os registradores e interconexões da CGRA substituem o banco de registradores centralizado de alto custo. O trabalho em questão comprova a viabilidade da proposta com dois estudos de caso. Os resultados das simulações desses exemplos no compilador VEX apresentam um ganho médio de 4,61× em ocupação de memória.
publishDate 2016
dc.date.none.fl_str_mv 2016-09-08T16:24:04Z
2016-09-08T16:24:04Z
2016-03-28
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv CAMPOS, Néliton Antônio. Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído. 2016. 91f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2016.
http://www.locus.ufv.br/handle/123456789/8527
identifier_str_mv CAMPOS, Néliton Antônio. Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído. 2016. 91f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2016.
url http://www.locus.ufv.br/handle/123456789/8527
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.publisher.none.fl_str_mv Universidade Federal de Viçosa
publisher.none.fl_str_mv Universidade Federal de Viçosa
dc.source.none.fl_str_mv reponame:LOCUS Repositório Institucional da UFV
instname:Universidade Federal de Viçosa (UFV)
instacron:UFV
instname_str Universidade Federal de Viçosa (UFV)
instacron_str UFV
institution UFV
reponame_str LOCUS Repositório Institucional da UFV
collection LOCUS Repositório Institucional da UFV
repository.name.fl_str_mv LOCUS Repositório Institucional da UFV - Universidade Federal de Viçosa (UFV)
repository.mail.fl_str_mv fabiojreis@ufv.br
_version_ 1855045694533926912

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