Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware

Detalhes bibliográficos
Ano de defesa: 2008
Autor(a) principal: Oliveira, Tiago de [UNESP]
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Tese
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Estadual Paulista (Unesp)
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Arquitetura de computador
Redes de petri
Síntese de sistemas
Arquitetura reconfigurável
Reconfigurable architecture
FPGA
System synthesis
Petri nets
Link de acesso: http://hdl.handle.net/11449/100361
Resumo: O objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs.
id UNSP_46acf485567d7987e3b1871233f0faa1
oai_identifier_str oai:repositorio.unesp.br:11449/100361
network_acronym_str UNSP
network_name_str Repositório Institucional da UNESP
repository_id_str
spelling Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareArquitetura de computadorRedes de petriSíntese de sistemasArquitetura reconfigurávelReconfigurable architectureFPGASystem synthesisPetri netsO objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs.The goal of this thesis is to develop a reconfigurable multiprocessed architecture that allows the physical implementation of systems described by T-timed colored Petri nets with constant arcs having transitions with firing probabilities. The architecture can be used to implement control systems (not to evaluation Petri net properties). With this architecture, physical implementation of systems can be achieved through technology mapping directly from behavioral level, without the need to go through an expensive high level synthesis process to describe the system into boolean equations and state transition tables. The architecture comprises an array of configuration blocks named BCERPs; reconfigurable blocks named BCGNs; and a communication system implemented using a set of routers. BCERP blocks can be configured to implement Petri net transitions as well as the corresponding input places. BCGN blocks are used by BCERPs for pseudo random number generation. These numbers can define transitions firing probabilities. They can also be used for conflit resolution, which happens when two or more transitions share one or more input places. The communication system presents a grid topology. Its main functions are packet storage and routing among configuration blocks. The routers, BCGNs and BCERPs configuration blocks were described in VHDL and implemented in FPGAs.Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)Universidade Estadual Paulista (Unesp)Marranghello, Norian [UNESP]Universidade Estadual Paulista (Unesp)Oliveira, Tiago de [UNESP]2014-06-11T19:30:51Z2014-06-11T19:30:51Z2008-02-26info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesis229 f. : il. (algumas color.)application/pdfOLIVEIRA, Tiago de. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. 229 f. Tese (doutorado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2008.http://hdl.handle.net/11449/100361000555168oliveira_t_dr_ilha.pdf33004099080P020986232628927190000-0003-1086-3312Alephreponame:Repositório Institucional da UNESPinstname:Universidade Estadual Paulista (UNESP)instacron:UNESPporinfo:eu-repo/semantics/openAccess2024-08-05T17:57:43Zoai:repositorio.unesp.br:11449/100361Repositório InstitucionalPUBhttp://repositorio.unesp.br/oai/requestrepositoriounesp@unesp.bropendoar:29462024-08-05T17:57:43Repositório Institucional da UNESP - Universidade Estadual Paulista (UNESP)false
dc.title.none.fl_str_mv Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
title Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
spellingShingle Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
Oliveira, Tiago de [UNESP]
Arquitetura de computador
Redes de petri
Síntese de sistemas
Arquitetura reconfigurável
Reconfigurable architecture
FPGA
System synthesis
Petri nets
title_short Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
title_full Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
title_fullStr Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
title_full_unstemmed Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
title_sort Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
author Oliveira, Tiago de [UNESP]
author_facet Oliveira, Tiago de [UNESP]
author_role author
dc.contributor.none.fl_str_mv Marranghello, Norian [UNESP]
Universidade Estadual Paulista (Unesp)
dc.contributor.author.fl_str_mv Oliveira, Tiago de [UNESP]
dc.subject.por.fl_str_mv Arquitetura de computador
Redes de petri
Síntese de sistemas
Arquitetura reconfigurável
Reconfigurable architecture
FPGA
System synthesis
Petri nets
topic Arquitetura de computador
Redes de petri
Síntese de sistemas
Arquitetura reconfigurável
Reconfigurable architecture
FPGA
System synthesis
Petri nets
description O objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs.
publishDate 2008
dc.date.none.fl_str_mv 2008-02-26
2014-06-11T19:30:51Z
2014-06-11T19:30:51Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/doctoralThesis
format doctoralThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv OLIVEIRA, Tiago de. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. 229 f. Tese (doutorado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2008.
http://hdl.handle.net/11449/100361
000555168
oliveira_t_dr_ilha.pdf
33004099080P0
2098623262892719
0000-0003-1086-3312
identifier_str_mv OLIVEIRA, Tiago de. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. 229 f. Tese (doutorado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2008.
000555168
oliveira_t_dr_ilha.pdf
33004099080P0
2098623262892719
0000-0003-1086-3312
url http://hdl.handle.net/11449/100361
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv 229 f. : il. (algumas color.)
application/pdf
dc.publisher.none.fl_str_mv Universidade Estadual Paulista (Unesp)
publisher.none.fl_str_mv Universidade Estadual Paulista (Unesp)
dc.source.none.fl_str_mv Aleph
reponame:Repositório Institucional da UNESP
instname:Universidade Estadual Paulista (UNESP)
instacron:UNESP
instname_str Universidade Estadual Paulista (UNESP)
instacron_str UNESP
institution UNESP
reponame_str Repositório Institucional da UNESP
collection Repositório Institucional da UNESP
repository.name.fl_str_mv Repositório Institucional da UNESP - Universidade Estadual Paulista (UNESP)
repository.mail.fl_str_mv repositoriounesp@unesp.br
_version_ 1854954505633792000

Registros relacionados