Risco : microprocessador RISC CMOS de 32 bits
Ano de defesa: | 1993 |
---|---|
Autor(a) principal: | |
Orientador(a): | |
Banca de defesa: | |
Tipo de documento: | Dissertação |
Tipo de acesso: | Acesso aberto |
Idioma: | por |
Instituição de defesa: |
Não Informado pela instituição
|
Programa de Pós-Graduação: |
Não Informado pela instituição
|
Departamento: |
Não Informado pela instituição
|
País: |
Não Informado pela instituição
|
Palavras-chave em Português: | |
Palavras-chave em Inglês: | |
Link de acesso: | http://hdl.handle.net/10183/21530 |
Resumo: | Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. |
id |
URGS_41e5c4a07910c50f9c762f6093d3d8f6 |
---|---|
oai_identifier_str |
oai:www.lume.ufrgs.br:10183/21530 |
network_acronym_str |
URGS |
network_name_str |
Biblioteca Digital de Teses e Dissertações da UFRGS |
repository_id_str |
|
spelling |
Junqueira, Alexandre AmbroziSusin, Altamiro Amadeu2010-05-05T04:15:28Z1993http://hdl.handle.net/10183/21530000250723Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais.This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.application/pdfapplication/pdfapplication/zipporMicroprocessadoresMicroeletrônicaArquitetura : MicroprocessadoresArquitetura : ProcessadoresArquitetura riscArchitectureDesignIntegrated circuitsMicroprocessorsProcessorsRISCVLSIRisco : microprocessador RISC CMOS de 32 bitsRisco - a 32-bit CMOS RISC microprocessor info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaCurso de Pós-Graduação em Ciência da ComputaçãoPorto Alegre, BR-RS1993mestradoinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000250723.pdf000250723.pdfTexto completoapplication/pdf13167947http://www.lume.ufrgs.br/bitstream/10183/21530/1/000250723.pdf7608b175987500cd2d8af4b964a3f54eMD51000250723-02.pdf000250723-02.pdfAnexosapplication/pdf17688538http://www.lume.ufrgs.br/bitstream/10183/21530/2/000250723-02.pdfc2eb57f21528f28a9eeacdf8bc69ed9dMD52000250723.zip000250723.zipTrabalho completo zipadoapplication/zip30852975http://www.lume.ufrgs.br/bitstream/10183/21530/3/000250723.zip0fac380df80623f42599b1427fd75c99MD53TEXT000250723-02.pdf.txt000250723-02.pdf.txtExtracted Texttext/plain140423http://www.lume.ufrgs.br/bitstream/10183/21530/4/000250723-02.pdf.txte7a76d731ec76d9aa18740421f35a5c2MD54000250723.pdf.txt000250723.pdf.txtExtracted Texttext/plain149938http://www.lume.ufrgs.br/bitstream/10183/21530/5/000250723.pdf.txta2456c80d1d59b969424d7071154c591MD55THUMBNAIL000250723.pdf.jpg000250723.pdf.jpgGenerated Thumbnailimage/jpeg1136http://www.lume.ufrgs.br/bitstream/10183/21530/6/000250723.pdf.jpg035a20255d55482bd26e171d60c35b07MD56000250723-02.pdf.jpg000250723-02.pdf.jpgGenerated Thumbnailimage/jpeg812http://www.lume.ufrgs.br/bitstream/10183/21530/7/000250723-02.pdf.jpgdd69771ee565512e194e885ef3b9165bMD5710183/215302018-10-16 08:46:22.175oai:www.lume.ufrgs.br:10183/21530Biblioteca Digital de Teses e Dissertaçõeshttps://lume.ufrgs.br/handle/10183/2PUBhttps://lume.ufrgs.br/oai/requestlume@ufrgs.br||lume@ufrgs.bropendoar:18532018-10-16T11:46:22Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false |
dc.title.pt_BR.fl_str_mv |
Risco : microprocessador RISC CMOS de 32 bits |
dc.title.alternative.en.fl_str_mv |
Risco - a 32-bit CMOS RISC microprocessor |
title |
Risco : microprocessador RISC CMOS de 32 bits |
spellingShingle |
Risco : microprocessador RISC CMOS de 32 bits Junqueira, Alexandre Ambrozi Microprocessadores Microeletrônica Arquitetura : Microprocessadores Arquitetura : Processadores Arquitetura risc Architecture Design Integrated circuits Microprocessors Processors RISC VLSI |
title_short |
Risco : microprocessador RISC CMOS de 32 bits |
title_full |
Risco : microprocessador RISC CMOS de 32 bits |
title_fullStr |
Risco : microprocessador RISC CMOS de 32 bits |
title_full_unstemmed |
Risco : microprocessador RISC CMOS de 32 bits |
title_sort |
Risco : microprocessador RISC CMOS de 32 bits |
author |
Junqueira, Alexandre Ambrozi |
author_facet |
Junqueira, Alexandre Ambrozi |
author_role |
author |
dc.contributor.author.fl_str_mv |
Junqueira, Alexandre Ambrozi |
dc.contributor.advisor1.fl_str_mv |
Susin, Altamiro Amadeu |
contributor_str_mv |
Susin, Altamiro Amadeu |
dc.subject.por.fl_str_mv |
Microprocessadores Microeletrônica Arquitetura : Microprocessadores Arquitetura : Processadores Arquitetura risc |
topic |
Microprocessadores Microeletrônica Arquitetura : Microprocessadores Arquitetura : Processadores Arquitetura risc Architecture Design Integrated circuits Microprocessors Processors RISC VLSI |
dc.subject.eng.fl_str_mv |
Architecture Design Integrated circuits Microprocessors Processors RISC VLSI |
description |
Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. |
publishDate |
1993 |
dc.date.issued.fl_str_mv |
1993 |
dc.date.accessioned.fl_str_mv |
2010-05-05T04:15:28Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.uri.fl_str_mv |
http://hdl.handle.net/10183/21530 |
dc.identifier.nrb.pt_BR.fl_str_mv |
000250723 |
url |
http://hdl.handle.net/10183/21530 |
identifier_str_mv |
000250723 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.format.none.fl_str_mv |
application/pdf application/pdf application/zip |
dc.source.none.fl_str_mv |
reponame:Biblioteca Digital de Teses e Dissertações da UFRGS instname:Universidade Federal do Rio Grande do Sul (UFRGS) instacron:UFRGS |
instname_str |
Universidade Federal do Rio Grande do Sul (UFRGS) |
instacron_str |
UFRGS |
institution |
UFRGS |
reponame_str |
Biblioteca Digital de Teses e Dissertações da UFRGS |
collection |
Biblioteca Digital de Teses e Dissertações da UFRGS |
bitstream.url.fl_str_mv |
http://www.lume.ufrgs.br/bitstream/10183/21530/1/000250723.pdf http://www.lume.ufrgs.br/bitstream/10183/21530/2/000250723-02.pdf http://www.lume.ufrgs.br/bitstream/10183/21530/3/000250723.zip http://www.lume.ufrgs.br/bitstream/10183/21530/4/000250723-02.pdf.txt http://www.lume.ufrgs.br/bitstream/10183/21530/5/000250723.pdf.txt http://www.lume.ufrgs.br/bitstream/10183/21530/6/000250723.pdf.jpg http://www.lume.ufrgs.br/bitstream/10183/21530/7/000250723-02.pdf.jpg |
bitstream.checksum.fl_str_mv |
7608b175987500cd2d8af4b964a3f54e c2eb57f21528f28a9eeacdf8bc69ed9d 0fac380df80623f42599b1427fd75c99 e7a76d731ec76d9aa18740421f35a5c2 a2456c80d1d59b969424d7071154c591 035a20255d55482bd26e171d60c35b07 dd69771ee565512e194e885ef3b9165b |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 MD5 MD5 MD5 MD5 |
repository.name.fl_str_mv |
Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS) |
repository.mail.fl_str_mv |
lume@ufrgs.br||lume@ufrgs.br |
_version_ |
1816737206669148160 |