Experimentos em síntese de alto nível orientada à minimização de área e potência

• Ano de defesa: 2019
• Autor(a) principal: Martins, Josias Diego
• Orientador(a): Bampi, Sergio
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Palavras-chave em Português: Microeletrônica
• Palavras-chave em Inglês: Electronic Engineering; Microelectronics; High Level Synthesis (HLS); FPGA; Low-Power Techniques
• Link de acesso: http://hdl.handle.net/10183/200169

O desenvolvimento de CIs complexos representa alto custo de engenharia devido à quantidade de horas consumidas em projeto. O projeto e a fabricação de “Application Specific Integrated Circuits” (ASIC) foi impulsionada pelo advento das Linguagens de Descrição de Hardware (HDL) e de ferramentas de síntese lógica. Entretanto, devido à crescente demanda por CIs, mesmo os ganhos em produtividade obtidos ao utilizar HDL já não são suficientes, abrindo espaço para adoção de High Level Sinthesys (HLS), uma vez que sua adoção representa grandes ganhos em tempo de desenvolvimento (COMPANHIA4HLS, 2018). Este trabalho trata de técnicas de otimização de área e de redução de consumo elétrico, visando a implementação em FPGA e CMOS Standard Cells. São revisadas técnicas como clock gating, power gating e frequency scaling juntamente com as principais técnicas destinadas à redução de área, sendo abordado o compartilhamento de recursos de hardware e uso de módulos/núcleos especializados de alta performance. A pesquisa desta Dissertação é direcionada à aplicação destes conceitos em exploração de ferramentas HLS acadêmicas e comerciais, realizando comparação entre os resultados obtidos através de HLS e codificação manual diretamente em HDL. Para base de comparação, são selecionados 3 grupos de circuitos: uma ULA 16 bits, filtros de Resposta ao Impulso Finita (FIR) de 40 e 120 estágios (“taps”) e um processador Very Long Instruction Word (VLIW). Através da inserção de diretivas (pragmas), é possível guiar a ferramenta HLS em determinada direção, seja para aumento de desempenho ou para redução de área. São adotadas neste trabalho técnicas de “Design Space Exploration” (DSE), realizando testes iterativos de modo a buscar o melhor conjunto de diretivas possível para guiar a HLS. Neste contexto, este trabalho apresenta os resultados de exploração do uso de ferramentas HLS através de uma perspectiva orientada ao baixo consumo e à redução de área para FPGAs e Standard Cell mediante adoção de DSE. Comparações entre os resultados são realizadas, utilizando uma normalização por custo de implementação lógica para diferentes alvos tecnologias (FPGAs ou std-cell). Verificou-se que as ferramentas destinadas a FPGAs apresentam ganhos em consumo elétrico por operação e área apenas em circuitos de menor complexidade, sendo que ferramentas de HLS destinadas às Standard Cells representam boas oportunidades, rivalizando com resultados obtidos em codificação manual.