Projeto de um par codificador/decodificador convolucional integrado.

• Ano de defesa: 1998
• Autor(a) principal: Giulietti, Alexandre
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
• Palavras-chave em Português: Codificador; Encoder; Recoder; Recodificador
• Link de acesso: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-08102024-153832/

O presente trabalho descreve o projeto e implementação de um par codificador/decodificador convolucional destinado ao aumento da robustez a erros de um sistema de comunicações digitais. Ele será inserido como um bloco de pré-correção de erros num transceptor digital que realizará a função de uma estação-base na conexão com um satélite geoestacionário. As especificações do sistema alvo conduziram as principais características do projeto: a taxa de transmissão de dados requerida de 144kb/s, a taxa de codificação programável e a faixa de relações sinal/ruído na qual o sistema deveria estar apto a operar. Tratando-se de um módulo a ser integrado a um ASIC, a otimização da sua área constitui tarefa fundamental no projeto. Através da utilização de apenas uma unidade de processamento, de um gerenciamento efetivo aplicado às memórias do decodificador e da inclusão da técnica de puncturing e depuncturing os objetivos com relação à área, à velocidade de transmissão de dados e à programabilidade da taxa de codificação foram atingidos. A metodologia de projeto do par codificador/decodificador adotada foi do tipo \'top-down\', partindo-se de uma especificação funcional e chegando até o leiaute final através de síntese lógica e posicionamento/roteamento de células padrão. Para a integração do módulo ao restante do sistema em sua fase de especificação funcional foi utilizada a ferramenta Coware, ambientede co-design correspondente ao topo da pesquisa desenvolvida em nível mundial nesse assunto. Duas implementações foram geradas: um módulo de pré-correção de erros a ser incorporado ao sistema alvo e uma implementação na forma de um ASIC destinada à avaliação das características e desempenho do circuito operando independentemente. O módulo operou sem problemas a um relógio de 33 MHz, resultando numa taxa máxima de transmissão de dados de 250 kb/s; a versão stand-alone do decodificador apresentou uma área de silício de ) 17.1 \'mm POT.2\' para um total de 6659 portas.