Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.

Detalhes bibliográficos
Ano de defesa: 2011
Autor(a) principal: Kofuji, Jussara Marândola
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Tese
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Cache coherent protocol
Chip design
Concepção de processador
Descrição de hardware
Hardware description
Memory access patterns
Padrões de acesso à memória
Protocolo de coerência de cache
Link de acesso: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-03042012-082623/
Resumo: A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbrido. A contribuição principal é a especificação do novo componente de hardware, chamado tabela de padrões, o qual é validado por representação formal e pela implementação da estrutura da tabela de padrões. A partir desta tabela foi desenvolvido um modelo de transação de mensagens do protocolo híbrido que diferencia as mensagens em clássicas e especulativas. A contribuição final apresenta um modelo analítico do custo efetivo de desempenho do protocolo híbrido.
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