Técnicas para projeto de ASICs CMOS de alta velocidade.

• Ano de defesa: 1998
• Autor(a) principal: Soares Junior, Joao Navarro
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
• Palavras-chave em Português: Circuitos integrados; Integrated circuits; Microelectronics; Microeletrônica
• Link de acesso: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-28112024-155255/

A redução nas dimensões dos transistores CMOS e a demanda crescente por circuitos rápidos fizeram da velocidade um importante fator de desempenho dos circuitos integrados (C.I.) modernos. O objetivo deste trabalho é um estudo e desenvolvimento de técnicas para projeto de ASICs (Application-Specific Integrated Circuits) CMOS de alta velocidade. Uma estratégia para o projeto de Register Transfer Systems os quais usam um único clock no sincronismo é inicialmente proposta. Essa estratégia foi denominada Extended True Single Phase Clock (E-TSPC). Nela são utilizadas portas lógicas complementar CMOS, CMOS dinâmicas e data precharged (onde os dados de entrada fazem a pré-carga), blocos n-latches e blocos p-latches. Ainda, são permitidas modificações em algumas destas portas e blocos, formando novos blocos N-MOS like que aumentam a velocidade dos circuitos. Um conjunto de regras de composição, que regulam as ligações entre blocos e portas, é criado. Tais regras, quando obedecidas, garantem que problemas referentes ao funcionamento das portas e dos blocos usados não ocorrerão. Isso é provado por meio de vários teoremas. O estudo da otimização de tapered buffers, para obter máxima taxa de operação, é apresentado em seguida. A partir de simulações com diferentes tecnologias verificamos que a minimização do atraso de um buffer (desde sua entrada à saída) não proporciona a máxima taxa de operação necessariamente. Osresultados apontaram que valores de fator de aumento entre inversores inferiores a 2,0 proporcionam maiores taxas. Tais fatores, por outro lado, levam a atrasos maiores que o mínimo que pode ser conseguido. Incrementos superiores a 20% na máxima taxa de operação foram alcançados com o uso de pequenos fatores de aumento. Para verificação das técnicas propostas, foram projetados e implementados os seguintes circuitos: uma versão de alta perfomance de um Multiplexador 8:1, uma versão de alta perfomance de um ) Demultiplexador 1:8 com byte aligment e um Dual Modulus Prescaler (contador 128/129). A tecnologia empregada foi CMOS 0,8\'mü\'m (comprimento de canal efetivo de 0,7\'mü\'m). Nos circuitos Multiplexador e Demultiplexador foram aplicadosos resultados do estudo da otimização de tapered buffers e os novos blocos N-MOS like introduzidos no E-TSPC. Resultados experimentais apontaram que o Multiplexador opera as taxas de 1,7 Gbit/s e o Demultiplexador, a 1,38 Gbit/s. O ganho de velocidade conseguido em relação a primeira versão destes mesmos circuitos, efeito do emprego das técnicas aqui propostas, foi de 62% para o Multiplexador e de 29% para o Demultiplexador. Adicionalmente, a comparação dos resultados com os de outros circuitos da literatura indica que velocidade e o consumo de potência alcançados são excelentes. No Dual Modulus Prescaler a estratégia E-TSPC foi amplamente explorada, mostrando ser vantajosapara atingir tanto altas freqüências de operação como baixos consumos de potência. O protótipo caracterizado do Prescaler operou a 1,58 GHz. O índice de mérito utilizado para comparações entre diferentes implementações de Prescalers (\'Tec POT.3\'.\'F IND.max\'/Pot), índice que leva em conta a freqüência máxima de operação (\'F IND.max), o consumo de potência (Pot) e a tecnologia utilizada (Tec), foi, para nosso circuito, quase duas vezes superior ao melhor resultado encontrado nas implementações dos outros trabalhos.