Análise e modelagem da resistência de espraiamento em transistores FINFET

• Ano de defesa: 2011
• Autor(a) principal: Parada, M. G. O.
• Orientador(a): Giacomini, R.
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Centro Universitário da FEI, São Bernardo do Campo
• Palavras-chave em Português: Transistores
• Link de acesso: https://repositorio.fei.edu.br/handle/FEI/397

A resistência parasita nos transistores FinFET tende a apresentar valores elevados devido à estreita largura da aleta de silício e isto tem sido uma das principais limitações no uso deste tipo de dispositivo. Diversos estudos já foram realizados visando a minimizar este problema e algumas soluções como crescimento epitaxial na extensão de fonte e dreno e a utilização de diversas aletas em paralelo (Multi-Finger) já demonstram grandes melhorias. A resistência total é formada por diferentes componentes e uma destas, a resistência de espraiamento, que ocorre devido ao desvio do caminho da corrente na proximidade da fonte e do dreno, foi foco de estudo deste trabalho. Observou-se uma falta de estudos a respeito desta parcela de resistência, que se torna cada vez mais significativa à medida que as outras parcelas vêm sendo constantemente reduzidas. Este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento em dispositivos FinFET de porta dupla, visando a um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que o modelo anteriormente utilizado. Os resultados foram validados através de simulações numéricas utilizando um simulador de dispositivos. O novo modelo apresentou erros de menos de 10% para a toda faixa de largura de aletas simuladas, enquanto o modelo anterior garantiu essa precisão apenas para a faixa de 47 a 51nm.