Soft error mitigation in asynchronous networks on chip

• Ano de defesa: 2012
• Autor(a) principal: Pontes, Julian José Hilgemberg
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Pontifícia Universidade Católica do Rio Grande do Sul; Faculdade de Informáca; BR; PUCRS; Programa de Pós-Graduação em Ciência da Computação
• Palavras-chave em Português: INFORMÁTICA; CIRCUITOS ASSÍNCRONOS; ARQUITETURA DE REDES; CONFIABILIDADE DE SISTEMAS; CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://tede2.pucrs.br/tede2/handle/tede/5198

O aumento agressivo das frequências de operação de sinais de relógio em tecnologias submicrônicas profundas chegou ao seu limite. O uso de relógios globais não é mais viável em tais tecnologias, o que fomenta a popularização do paradigma Globalmente Assíncrono, Localmente Síncrono na construção de sistemas integrados complexos, onde se empregam ilhas síncronas de lógica interconectadas através de comunicação assíncrona. Redes intrachip assíncronas proveem um modelo de comunicação baseado em troca de pacotes e paralelismo de comunicação escalável quando comparado com arquiteturas de comunicação tradicionais, como as baseadas em barramentos compartilhados. Devido a estas características, tal tipo de redes vem revelando benefícios, quando comparadas com suas equivalentes síncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipação de potência. Um dos próximos desafios para as arquiteturas de comunicação em questão é a confiabilidade, na forma de robustez a efeitos de evento único (em inglês, single event effects ou SEEs), quando o circuito sofre impactos de partículas geradas por radiação ionizante. Isto ocorre porque a diminuição contínua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contrário do que ocorre em circuitos síncronos, variações de atraso induzidas por radiação em geral não geram qualquer impacto, exceto por possíveis perdas de desempenho, em circuitos lógicos assíncronos construídos usando técnicas quase insensíveis a atrasos (em inglês quasi-delay insensitive ou QDI). Contudo, a inversão de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem possível solução de recuperação, mesmo no caso de assíncronos. Este trabalho propõe um novo conjunto de técnicas aplicáveis a redes intrachip assíncronas, que visa o aumento de robustez contra efeitos de evento único. Apresentam-se estudos de caso práticos de tais técnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcançado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunicação a principal candidata para integrar as novas gerações de dispositivos de silício complexos construídos com o emprego de nodos tecnológicos avançados tais como 32 nm, 28 nm, 20 nm e abaixo