Nova arquitetura de multiplicador em GF (28) utilizando portas de limiar linear.

• Ano de defesa: 2015
• Autor(a) principal: SANTOS, Marlo Andrade.
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Campina Grande; Brasil; Centro de Engenharia Elétrica e Informática - CEEI; PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA; UFCG
• Palavras-chave em Português: Corpo finito; Portas de limiar linear; Multiplicador em GF; Multiplicador de Mastrovito; Redes neurais discretas; Aritmética de corpos finitos; FPGA - Field-Programmable Gate Array; Field-Programmable Gate Array - FPGA; Quartus II; Placa EP2C35F672C6 Altera; Funções simétricas; Álgebra de corpos finitos; Finite body; Linear threshold gates; Multiplier in GF; Mastrovite Multiplier; Discrete Neural Networks; Finite field arithmetic; EP2C35F672C6 Plate Changes; Symmetric functions; Finite field algebra; Engenharia Elétrica.
• Link de acesso: https://dspace.sti.ufcg.edu.br/handle/riufcg/19971

Nesta dissertação são apresentados o desenvolvimento e implementação em hardware de uma nova arquitetura de multiplicador em corpos finitos baseada no multiplicador de Mastrovito. Nesta arquitetura são utilizadas as portas de limiar linear como elemento básico de processamento, que é o elemento básico de uma rede neural discreta. As redes neurais discretas implementadas com portas de limiar permitem reduzir a complexidade dos circuitos quando comparados com implementações com lógica tradicional (portas AND, OR e NOT). Por esta razão, estender e implementar portas de limiar linear na aritmética dos corpos finitos se torna atraente. Assim, com a finalidade de comprovar a eficiência de tais portas como unidades básicas de processamento da arquitetura de multiplicadores em GF (2n), foi projetado, na linguagem de descrição de hardware Verilog, um multiplicador em GF (28) utilizando portas de limiar linear. Foram desenvolvidos diversos níveis de abstração e utilizado a FPGA (Field-Programmable Gate Array), ferramenta Quartus II® e a placa de desenvolvimento EP2C35F672C6, da Altera®. Os resultados do desenvolvimento são apresentados. A partir deles é apresentado o funcionamento prático da nova arquitetura proposta do multiplicador em GF (28). A partir dos resultados da operação de multiplicação em corpos finitos, observou-se uma taxa de acerto de 90%., verificando-se, entretanto, que o tempo de processamento e contagem de portas ficou abaixo do valor esperado.