SINNA: estudo de uma metodologia para aplicação de dimensionamento de transistores em redes não-série-paralelo

Detalhes bibliográficos
Ano de defesa: 2018
Autor(a) principal: Machado, João Júnior da Silva
Orientador(a): Rosa Junior, Leomar Soares da
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Pelotas
Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
Departamento: Centro de Desenvolvimento Tecnológico
País: Brasil
Palavras-chave em Português:
Dimensionamento
Redes não-série-paralelo
Redes série-paralelo
Esforço lógico
Modelos de atraso
Sizing
Non-series-parallel network
Series-parallel network
Logical effort
Delay models
Área do conhecimento CNPq:
CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
Link de acesso: http://guaiaca.ufpel.edu.br/handle/prefix/4351
Resumo: A área de microeletrônica está em crescente desenvolvimento desde as últimas décadas, permitindo que o fluxo de projeto seja o mais otimizado possível para atender aos requisitos demandados pelo mercado consumidor. Neste sentido, a rápida evolução dos transistores, tornou possível o desenvolvimento de circuitos em uma grande escala de integração, aumentando assim a complexidade dos projetos de circuitos integrados. Essa complexidade está relacionada com a minimização de diversas funções custos, como diminuição de área, potência e atraso. O objetivo deste trabalho é investigar o resultado da etapa de dimensionamento de circuitos, quando arranjos de transistores não-série-paralelo (NSP) fazem parte dos circuitos testados. Atualmente, os métodos de dimensionamento não realizam este tipo de análise, sendo esta uma das motivações para a realização deste trabalho, pois redes com arranjos do tipo NSP possuem um comportamento diferente da abordagem tradicional (redes constituídas somente por arranjos série-paralelo), podendo vir a superdimensionar ou subdimensionar os dados resultantes da etapa de dimensionamento do circuito. Assim, desenvolveu-se uma abordagem, denominada SINNA, a qual investiga e realiza comparações em circuitos compostos por arranjos de transistores NSP. Os resultados obtidos demonstraram que redes compostas por arranjos de transistores do tipo NSP, podem afetar a qualidade do dimensionamento final se este for realizado via abordagem tradicional.
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spelling 2019-04-24T17:42:43Z2019-04-24T17:42:43Z2018-10-11MACHADO, João Júnior da Silva. SINNA: estudo de uma metodologia para aplicação de dimensionamento de transistores em redes não-série-paralelo. 2018. 100 f. Dissertação (Mestrado) – Programa de Pós-Graduação em Computação, Centro de Desenvolvimento Tecnológico, Universidade Federal de Pelotas, Pelotas, 2018.http://guaiaca.ufpel.edu.br/handle/prefix/4351A área de microeletrônica está em crescente desenvolvimento desde as últimas décadas, permitindo que o fluxo de projeto seja o mais otimizado possível para atender aos requisitos demandados pelo mercado consumidor. Neste sentido, a rápida evolução dos transistores, tornou possível o desenvolvimento de circuitos em uma grande escala de integração, aumentando assim a complexidade dos projetos de circuitos integrados. Essa complexidade está relacionada com a minimização de diversas funções custos, como diminuição de área, potência e atraso. O objetivo deste trabalho é investigar o resultado da etapa de dimensionamento de circuitos, quando arranjos de transistores não-série-paralelo (NSP) fazem parte dos circuitos testados. Atualmente, os métodos de dimensionamento não realizam este tipo de análise, sendo esta uma das motivações para a realização deste trabalho, pois redes com arranjos do tipo NSP possuem um comportamento diferente da abordagem tradicional (redes constituídas somente por arranjos série-paralelo), podendo vir a superdimensionar ou subdimensionar os dados resultantes da etapa de dimensionamento do circuito. Assim, desenvolveu-se uma abordagem, denominada SINNA, a qual investiga e realiza comparações em circuitos compostos por arranjos de transistores NSP. Os resultados obtidos demonstraram que redes compostas por arranjos de transistores do tipo NSP, podem afetar a qualidade do dimensionamento final se este for realizado via abordagem tradicional.The microelectronics field has been in increasing development since the last decades, allowing the project flow to be as optimized as possible to meet the requirements demanded by the consumer market. In this sense, the rapid evolution of transistors has made possible the development of circuits on a large scale of integration, thus increasing the complexity of integrated circuit designs. This complexity is related to the minimization of several cost functions, such as area reduction, power and delay. The objective of this work is to investigate the result of the circuit sizing step, when non-series-parallel transistor (NSP) arrangements are part of the circuits tested. Currently, the sizing methods do not perform this type of analysis, and this is one of the motivations for this work, because networks with NSPtype arrangements have a behavior different from the traditional approach (networks consisting only of series-parallel arrays), which may result in oversizing or undersizing of the data resulting from the circuit sizing step. Thus, an approach was developed, called SINNA, which investigates and makes comparisons in circuits composed of NSP transistors. The results showed that networks composed of NSPtype transistor arrangements can affect the quality of the final design if sizing step is performed by traditional sizing approach.Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPESporUniversidade Federal de PelotasPrograma de Pós-Graduação em ComputaçãoUFPelBrasilCentro de Desenvolvimento TecnológicoCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAODimensionamentoRedes não-série-paraleloRedes série-paraleloEsforço lógicoModelos de atrasoSizingNon-series-parallel networkSeries-parallel networkLogical effortDelay modelsSINNA: estudo de uma metodologia para aplicação de dimensionamento de transistores em redes não-série-paraleloSINNA: study of a methodology for transistor sizing application in non-series-parallel networksinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesishttp://lattes.cnpq.br/0061415619122233http://lattes.cnpq.br/1423810014480514Marques, Felipe de Souzahttp://lattes.cnpq.br/2054259785006041Rosa Junior, Leomar Soares daMachado, João Júnior da Silvainfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFPel - Guaiacainstname:Universidade Federal de Pelotas (UFPEL)instacron:UFPELTEXTDissertacao_Joao_Junior_da_Silva_Machado.pdf.txtDissertacao_Joao_Junior_da_Silva_Machado.pdf.txtExtracted texttext/plain142779http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/4351/6/Dissertacao_Joao_Junior_da_Silva_Machado.pdf.txtaf124de2f983f54c39aca92324f47bd3MD56open accessTHUMBNAILDissertacao_Joao_Junior_da_Silva_Machado.pdf.jpgDissertacao_Joao_Junior_da_Silva_Machado.pdf.jpgGenerated Thumbnailimage/jpeg1255http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/4351/7/Dissertacao_Joao_Junior_da_Silva_Machado.pdf.jpg61a697dc6e5aa4d04b59d44b31cd135eMD57open accessORIGINALDissertacao_Joao_Junior_da_Silva_Machado.pdfDissertacao_Joao_Junior_da_Silva_Machado.pdfapplication/pdf6172036http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/4351/1/Dissertacao_Joao_Junior_da_Silva_Machado.pdf50a281fec905ed2f56ff04b73645e7feMD51open accessCC-LICENSElicense_urllicense_urltext/plain; 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