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Escalonamento redirecionável de código sob restrições de tempo real

Detalhes bibliográficos
Ano de defesa: 2007
Autor(a) principal: Carlomagno Filho, José Otávio
Orientador(a): Santos, Luiz Claudio Villar dos
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Florianópolis, SC
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Link de acesso: http://repositorio.ufsc.br/xmlui/handle/123456789/89648
Resumo: Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação.
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spelling Universidade Federal de Santa CatarinaCarlomagno Filho, José OtávioSantos, Luiz Claudio Villar dos2012-10-23T00:58:50Z2012-10-23T00:58:50Z20072007238111http://repositorio.ufsc.br/xmlui/handle/123456789/89648Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação.A evolução dos sistemas computacionais deu origem aos systems-on-chip ou SoCs, onde diversos componentes (como memória, barramentos e processador(es)) estão presentes em um único circuito integrado. Os SoCs possivelmente contêm múltiplos processadores de diferentes tipos, portanto a exploração de seu espaço de projeto requer ferramentas redirecionáveis. O aumento da complexidade de tais sistemas, juntamente com a diminuição do time-to-market e a necessidade de iniciar-se o desenvolvimento do software embarcado o mais cedo possível, deu origem à modelagem no nível de transações ou TLM (transaction-level modeling). O projeto inicia-se com um modelo TLM atemporal, mas a posterior anotação de restrições temporais exige que o software embarcado seja revisado, sendo úteis ferramentas de análise de restrições temporais pós-compilação. Esta dissertação descreve uma técnica automaticamente redirecionável que combina análise de restrições temporais e escalonamento de código assembly. A técnica baseia se na extração de informações específicas da arquitetura-alvo através de uma descrição formal do processador e na codificação de restrições temporais e de precedência em uma representação unificada usando grafos. Resultados experimentais mostram que a técnica não somente lida eficientemente com restrições temporais, mas também as explora para guiar as otimizações. São apresentados resultados para os processadores MIPS, PowerPC e SPARC, onde acelerações na execução do código de até 1,3 vezes foram obtidas em relação ao código pré-otimizado. Este trabalho aborda ainda um estudo da viabilidade de se integrar a técnica proposta em um tradutor binário, contribuindo para que, ao se traduzir código compilado de uma arquitetura para outra, o código traduzido resulte otimizado. Resultados preliminares são apresentados como um forte indício de viabilidade.x, 76 f.| tabs., grafs.porFlorianópolis, SCInformaticaCiência da computaçãoEscalonamentoEscalonamento redirecionável de código sob restrições de tempo realinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccessORIGINAL238111.pdfapplication/pdf2161716https://repositorio.ufsc.br/bitstream/123456789/89648/1/238111.pdf597716c5a6074a9e93a760112ded0c97MD51TEXT238111.pdf.txt238111.pdf.txtExtracted Texttext/plain132908https://repositorio.ufsc.br/bitstream/123456789/89648/2/238111.pdf.txt37e71004c519261cfdbc3ac52a0f3520MD52THUMBNAIL238111.pdf.jpg238111.pdf.jpgGenerated Thumbnailimage/jpeg1315https://repositorio.ufsc.br/bitstream/123456789/89648/3/238111.pdf.jpg5b8b9a9c2dbb48f83b651319ce3f2adeMD53123456789/896482013-05-04 05:47:26.837oai:repositorio.ufsc.br:123456789/89648Repositório InstitucionalPUBhttp://150.162.242.35/oai/requestsandra.sobrera@ufsc.bropendoar:23732013-05-04T08:47:26Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
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