Estudo, projeto e implementação de um circuito PLL para recuperação de relógio em estrutura pré-difundida.

• Ano de defesa: 1998
• Autor(a) principal: Toma, Márcio
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
• Palavras-chave em Português: Circuitos PLL; Clock recoverers; Frequency synthesis; PLL circuits; Recuperadores de relógio; Síntese de frequência
• Link de acesso: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-01102024-144651/

Foi apresentado a aplicação dos circuitos Phase Looked Loops (PLL) em diversos sistemas, tais como sintetizadores de freqüência para operarem como osciladores locais em receptores, recuperadores de clock em sistemas de transmissão de dados, em sistemas de armazenagem de dados, em multiplicadores de freqüência de clock para microprocessadores, em demoduladores de FM etc. Existem diversas abordagens possíveis na implementação de PLL\'s, existindo tanto implementações totalmente analógicas, quanto implementações totalmente digitais. Neste trabalho são apresentados os blocos básicos dos PLL\'s, ressaltando os pontos mais importantes e as exigências importantes do PLL para o projetista poder compreender e desenvolver seus próprios PLL\'s. É apresentado um roteiro com uma seqüência coerente de projeto e simulação dos blocos componentes do PLL, permitindo que o projetista obtenha ao final um PLL funcionando, restando no máximo poucos ajustes no filtro de laço. É apresentado a implementação do próprio PLL e sua aplicação no projeto de um recuperador de clock em gate array do tipo mar de transistores utilizando processo CMOS 0,8\'mü\'m com duas camadas de metal da empresa ES2-Atmel. Tal implementação foi baseada no sistema proposto por Banu e utiliza uma solução com controle automático da freqüência central e recuperação de clock em malha aberta. Protótipos foram caracterizados e a freqüência máxima de operação do recuperador é de 492 MHz. Se um amostrador utilizar as bordas de subida e de descida do clock recuperado, é possível amostrar dados a uma taxa de até 984 Mbit/s. O circuito PLL opera na faixa de 32 MHz a 38 MHz para Vdd de 3 V, e de 180 MHz a 500 MHz para Vdd de 5 V. O consumo de potência do circuito PLL/recuperador foi medido em função da freqüência e da tensão de alimentação e obteve-se valores de 21,75 mW e 56,85 mW (sem os PAD\'s de entrada/saída e freqüência de 300 MHz) para Vdd=3 V e 5 V, respectivamente.