Uma contribuição ao estudo de: simulção de falhas em circuitos combinacionais e gerenciamento automatizado para obtenção de vetores de teste.

• Ano de defesa: 1992
• Autor(a) principal: Ferreira, Rivaldo de Oliveira
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
• Palavras-chave em Português: Circuitos integrados; Integrated circuits; Vectors; Vetores
• Link de acesso: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-15012025-081902/

São apresentadas e discutidas as fases que devem ser seguidas para a solução do problema do teste de um circuito integrado: definição de um modelo de falhas, garantia do teste, geração de vetores de teste e validação dos vetores de teste. É feita uma revisão dos modelos de falhas e definido o modelo a ser utilizado. São apresentadas algumas técnicas de DFT (Design for Testability) e é definida aquela adotada por este trabalho, é apresentada em detalhes. Definida a técnica de DFT conclui-se que o problema é reduzido ao teste de circuitos puramente combinacionais. Então definimos o fluxo de operações para obtenço dos vetores de teste. S~ão definidas as ferramentas necessárias para a implementação de tal ciclo: analisador de testabilidade, simuladores de falhas exato e aproximado, gerador determinístico de vetores de teste e gerenciador do processamento total. São apresentados, em detalhes, os dois algoritmos de simulação de falhas (método exato e método aproximado), além de uma análise da complexidade dos mesmos. São descritos detalhes de implementação dos algoritmos, destacando-se: estrutura de dados, arquivos de entrada e arquivos de saída. E apresentam-se detalhes de implementação do gerenciador destacando-se seu relacionamento com as outras ferramentas de teste. São apresentados os testes realizados com o simulador de falhas, a partir dos quais são elaboradas as conclusões.