Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC

Detalhes bibliográficos
Ano de defesa: 2020
Autor(a) principal: Campos, Arthur Lombardi
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: eng
Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Analog-to-Digital Converter
Asynchronous SAR ADC
Baixo consumo de energia
Circuitos Integrados
Conversor Analógico-Digital
Integrated Circuits
Internet das coisas
Internet of Things
Low power consumption
Receivers
Receptores
SAR ADC assíncrono
Link de acesso: https://www.teses.usp.br/teses/disponiveis/18/18152/tde-16122021-162821/
Resumo: This work presents the design of a low-power 10-bit 12-MS/s Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) in 65-nm technology, suitable for IEEE 802.15.4g standard frontend receivers (low data rate and power consumption smart utility networks). By using the differential implementation with a pair of bootstrapped switches, the input signal is sampled with low distortion. The asynchronous implemen-tation of the SAR circuit leads to an increased system flexibility because only a single clock source is required. To support the merged capacitor switching scheme (MCS), a three-level switch circuit was designed for the capacitor array. The simulated circuit achieved a 9.65 ENOB with 151.4 μW of power consumption at 12 MS/s, leading to a FOM of 15.8 fJ/Conversion-step. Simulations have also shown that the ADC is efficient for sampling frequencies ranging from 10 kS/s up to 12 MS/s, extending its usability to low sampling frequency circuits.
id USP_e472b1698e2ae9df86419bcceede745e
oai_identifier_str oai:teses.usp.br:tde-16122021-162821
network_acronym_str USP
network_name_str Biblioteca Digital de Teses e Dissertações da USP
repository_id_str
spelling Design of a low-power 10-bit 12-MS/s asynchronous SAR ADCProjeto de um SAR ADC assíncrono de 10 bits a 12MS/s para baixo consumoAnalog-to-Digital ConverterAsynchronous SAR ADCBaixo consumo de energiaCircuitos IntegradosConversor Analógico-DigitalIntegrated CircuitsInternet das coisasInternet of ThingsLow power consumptionReceiversReceptoresSAR ADC assíncronoThis work presents the design of a low-power 10-bit 12-MS/s Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) in 65-nm technology, suitable for IEEE 802.15.4g standard frontend receivers (low data rate and power consumption smart utility networks). By using the differential implementation with a pair of bootstrapped switches, the input signal is sampled with low distortion. The asynchronous implemen-tation of the SAR circuit leads to an increased system flexibility because only a single clock source is required. To support the merged capacitor switching scheme (MCS), a three-level switch circuit was designed for the capacitor array. The simulated circuit achieved a 9.65 ENOB with 151.4 μW of power consumption at 12 MS/s, leading to a FOM of 15.8 fJ/Conversion-step. Simulations have also shown that the ADC is efficient for sampling frequencies ranging from 10 kS/s up to 12 MS/s, extending its usability to low sampling frequency circuits.Este trabalho apresenta o projeto de um Conversor Analógico-Digital (ADC) de 10 bits a 12 MS/s, de baixo consumo, do tipo Registrador de Aproximações Sucessivas (SAR) assíncrono. O circuito foi projetado em tecnologia de 65 nm e visa atender receptores desenvolvidos para o padrão IEEE 802.15.4g (redes inteligentes de baixo consumo e baixa taxa de transmissão de dados). Para reduzir a distorção durante amostragem de sinais, foi utilizado uma implementação diferencial com um par de chaves bootstrap. A implementação assíncrona do circuito SAR aumenta a flexibilidade do sistema porque apenas um sinal de relógio é necessário para seu funcionamento. Para suportar o esquema de chaveamento mesclado (MCS), uma chave de três níveis foi desenvolvida para a matriz de capacitores. Em simulações, o circuito atingiu um ENOB de 9,65 e um consumo de 151,4 μW, a 12 MS/s, resultando em uma figura de mérito de 15,8 fJ/Conversion-step. Simulações também indicaram que o ADC é eficiente em frequências de amostragem variando de 10 kS/s a 12 MS/s, estendendo sua usabilidade para circuitos de baixa taxa de amostragem.Biblioteca Digitais de Teses e Dissertações da USPLuppe, MaximiliamCampos, Arthur Lombardi2020-09-15info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfhttps://www.teses.usp.br/teses/disponiveis/18/18152/tde-16122021-162821/reponame:Biblioteca Digital de Teses e Dissertações da USPinstname:Universidade de São Paulo (USP)instacron:USPLiberar o conteúdo para acesso público.info:eu-repo/semantics/openAccesseng2024-10-09T13:16:04Zoai:teses.usp.br:tde-16122021-162821Biblioteca Digital de Teses e Dissertaçõeshttp://www.teses.usp.br/PUBhttp://www.teses.usp.br/cgi-bin/mtd2br.plvirginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.bropendoar:27212024-10-09T13:16:04Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)false
dc.title.none.fl_str_mv Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
Projeto de um SAR ADC assíncrono de 10 bits a 12MS/s para baixo consumo
title Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
spellingShingle Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
Campos, Arthur Lombardi
Analog-to-Digital Converter
Asynchronous SAR ADC
Baixo consumo de energia
Circuitos Integrados
Conversor Analógico-Digital
Integrated Circuits
Internet das coisas
Internet of Things
Low power consumption
Receivers
Receptores
SAR ADC assíncrono
title_short Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
title_full Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
title_fullStr Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
title_full_unstemmed Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
title_sort Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
author Campos, Arthur Lombardi
author_facet Campos, Arthur Lombardi
author_role author
dc.contributor.none.fl_str_mv Luppe, Maximiliam
dc.contributor.author.fl_str_mv Campos, Arthur Lombardi
dc.subject.por.fl_str_mv Analog-to-Digital Converter
Asynchronous SAR ADC
Baixo consumo de energia
Circuitos Integrados
Conversor Analógico-Digital
Integrated Circuits
Internet das coisas
Internet of Things
Low power consumption
Receivers
Receptores
SAR ADC assíncrono
topic Analog-to-Digital Converter
Asynchronous SAR ADC
Baixo consumo de energia
Circuitos Integrados
Conversor Analógico-Digital
Integrated Circuits
Internet das coisas
Internet of Things
Low power consumption
Receivers
Receptores
SAR ADC assíncrono
description This work presents the design of a low-power 10-bit 12-MS/s Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) in 65-nm technology, suitable for IEEE 802.15.4g standard frontend receivers (low data rate and power consumption smart utility networks). By using the differential implementation with a pair of bootstrapped switches, the input signal is sampled with low distortion. The asynchronous implemen-tation of the SAR circuit leads to an increased system flexibility because only a single clock source is required. To support the merged capacitor switching scheme (MCS), a three-level switch circuit was designed for the capacitor array. The simulated circuit achieved a 9.65 ENOB with 151.4 μW of power consumption at 12 MS/s, leading to a FOM of 15.8 fJ/Conversion-step. Simulations have also shown that the ADC is efficient for sampling frequencies ranging from 10 kS/s up to 12 MS/s, extending its usability to low sampling frequency circuits.
publishDate 2020
dc.date.none.fl_str_mv 2020-09-15
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv https://www.teses.usp.br/teses/disponiveis/18/18152/tde-16122021-162821/
url https://www.teses.usp.br/teses/disponiveis/18/18152/tde-16122021-162821/
dc.language.iso.fl_str_mv eng
language eng
dc.relation.none.fl_str_mv
dc.rights.driver.fl_str_mv Liberar o conteúdo para acesso público.
info:eu-repo/semantics/openAccess
rights_invalid_str_mv Liberar o conteúdo para acesso público.
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.coverage.none.fl_str_mv
dc.publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
dc.source.none.fl_str_mv
reponame:Biblioteca Digital de Teses e Dissertações da USP
instname:Universidade de São Paulo (USP)
instacron:USP
instname_str Universidade de São Paulo (USP)
instacron_str USP
institution USP
reponame_str Biblioteca Digital de Teses e Dissertações da USP
collection Biblioteca Digital de Teses e Dissertações da USP
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)
repository.mail.fl_str_mv virginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.br
_version_ 1818279201629798400

Registros relacionados