Simulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários

Detalhes bibliográficos
Ano de defesa: 2015
Autor(a) principal: Cabrita, Daniel Mealha
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Tecnológica Federal do Paraná
Curitiba
Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Arranjos de lógica programável em campo
Algorítmos genéticos
Computação evolutiva
Sistemas de computação virtual
Eletrônica digital
Simulação (Computadores digitais)
Engenharia elétrica
Field programmable gate arrays
Genetic algorithms
Evolutionary computation
Virtual computer systems
Digital electronics
Digital computer simulation
Electric engineering
Link de acesso: http://repositorio.utfpr.edu.br/jspui/handle/1/1175
Resumo: This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.
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