Geração semiautomática de testbenches para circuitos integrados digitais.

Detalhes bibliográficos
Ano de defesa: 2007
Autor(a) principal: PESSOA, Isaac Maia.
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Campina Grande
Brasil
Centro de Engenharia Elétrica e Informática - CEEI
PÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃO
UFCG
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Link de acesso: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/9861
Resumo: A complexidade da verificação funcional tende a crescer exponencialmente com relação ao tamanho do hardware a ser verificado. O contínuo avanço da complexidade de circuitos integrados está seguindo a lei de Moore e tem criado uma grande pressão no engenheiro de verificação para que este continue certo de que não existem falhas funcionais ao final da fase de verificação. O tempo e dinheiro necessários neste processo aumentam ainda mais a pressão, pois o processo de verificação consome a maior parte dos recursos em um projeto de hardware. Assim, uma abordagem que possua uma ferramenta flexível e que consiga auxiliar o engenheiro de verificação em suas tarefas pode ser de grande utilidade. A metodologia de verificação VeriSC pode ajudar a resolver problemas envolvidos na verificação funcional. O objetivo deste trabalho é o desenvolvimento de uma ferramenta de suporte à metodologia VeriSC que seja útil na automatização do processo de construção de ambientes de simulação (testbenches) e desta forma consiga aumentar, através de um mecanismo flexível, a velocidade em que as tarefas de verificação são executadas.
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