Geração semiautomática de testbenches para circuitos integrados digitais.

Detalhes bibliográficos
Ano de defesa: 2007
Autor(a) principal: PESSOA, Isaac Maia. lattes
Orientador(a): MELCHER, Elmar Uwe Kurt. lattes
Banca de defesa: FECHINE, Joseana Macedo., LIMA, José Antonio Gomes de.
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Campina Grande
Programa de Pós-Graduação: PÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃO
Departamento: Centro de Engenharia Elétrica e Informática - CEEI
País: Brasil
Palavras-chave em Português:
Testbenches
EDA4 - VLSIS
Ferramenta eTBc
Linguagem de Hardware
Verificação Funcional
Circuitos Integrados
ETBc Tool
Hardware Language
Functional Verification
Integrated Circuits
Área do conhecimento CNPq:
Ciência da Computação
Link de acesso: https://dspace.sti.ufcg.edu.br/handle/riufcg/9861
Resumo: A complexidade da verificação funcional tende a crescer exponencialmente com relação ao tamanho do hardware a ser verificado. O contínuo avanço da complexidade de circuitos integrados está seguindo a lei de Moore e tem criado uma grande pressão no engenheiro de verificação para que este continue certo de que não existem falhas funcionais ao final da fase de verificação. O tempo e dinheiro necessários neste processo aumentam ainda mais a pressão, pois o processo de verificação consome a maior parte dos recursos em um projeto de hardware. Assim, uma abordagem que possua uma ferramenta flexível e que consiga auxiliar o engenheiro de verificação em suas tarefas pode ser de grande utilidade. A metodologia de verificação VeriSC pode ajudar a resolver problemas envolvidos na verificação funcional. O objetivo deste trabalho é o desenvolvimento de uma ferramenta de suporte à metodologia VeriSC que seja útil na automatização do processo de construção de ambientes de simulação (testbenches) e desta forma consiga aumentar, através de um mecanismo flexível, a velocidade em que as tarefas de verificação são executadas.
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A metodologia de verificação VeriSC pode ajudar a resolver problemas envolvidos na verificação funcional. O objetivo deste trabalho é o desenvolvimento de uma ferramenta de suporte à metodologia VeriSC que seja útil na automatização do processo de construção de ambientes de simulação (testbenches) e desta forma consiga aumentar, através de um mecanismo flexível, a velocidade em que as tarefas de verificação são executadas.Functional verification complexity tends to increase exponentially with design size. The Moore’s law places an ever growing demand on today’s verification engineer to continue to ensure that no bug is missed in the verification process. The time necessary and money spent on the verification process increases the demand because it consumes most of the resources of a hardware project. Thus, an approach that has a flexible tool and helps the verification engineer in his tasks can be very useful in the verification process. The verification methodology VeriSC can help to solve several problems involving funcional verification. This work’s objective is a supporting tool for VeriSC methodology useful for automated construction of simulation environments (Testbenches) enabling a flexible way to speed up verification tasks.Submitted by Ruth Quaresma de Freitas (ruth_quaresma@hotmail.com) on 2019-12-04T17:13:12Z No. of bitstreams: 1 ISAAC MAIA PESSOA - DISSERTAÇÃO PPGCC 2007..pdf: 821024 bytes, checksum: 6a75fa5461760be397f0a91006a8e494 (MD5)Made available in DSpace on 2019-12-04T17:13:12Z (GMT). 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(Dissertação de Mestrado em Ciência da Computação) Programa de Pós-graduação em Ciência da Computação, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2007. 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